按比例縮放的納米電子集成電路特征尺寸的減小使芯片性能越來越不可靠。歐盟已經(jīng)設(shè)立計(jì)劃，發(fā)展克服這一問題的技術(shù)。

納米級按比例縮放的互補(bǔ)金屬氧化物半導(dǎo)體（CMOS）的主要挑戰(zhàn)是控制如邊緣和粗糙度的幾何公差變化。否則，這種挑戰(zhàn)將導(dǎo)致電路性能對難以控制的統(tǒng)計(jì)過程變化（PV）極為敏感。

由歐盟投資的MANON計(jì)劃使學(xué)術(shù)界、工業(yè)界以及小企業(yè)共同合作，創(chuàng)造考慮過程變化因素和對過程變化不敏感的電路設(shè)計(jì)技術(shù)、工具及模型。

該計(jì)劃主要采用多目標(biāo)優(yōu)化算法，符號技術(shù)和數(shù)字化統(tǒng)計(jì)仿真技術(shù)。該計(jì)劃也促進(jìn)工業(yè)設(shè)計(jì)、現(xiàn)實(shí)測試案例和電子設(shè)計(jì)自動化軟件等方面的技巧和實(shí)踐方面的交流。MANON計(jì)劃研究包括與神經(jīng)網(wǎng)絡(luò)結(jié)合的符號模型降階（SMOR）技術(shù)在內(nèi)的三種不同方法。

MANON計(jì)劃的目標(biāo)是盡可能開發(fā)一種能生成參數(shù)化行為模型的自動化方法，包括最大相關(guān)統(tǒng)計(jì)過程信息，以使：統(tǒng)計(jì)分析和仿真能應(yīng)用于系統(tǒng)級；降低模型生成難度；確保建模仿真精度，并將相關(guān)方法拓展應(yīng)用于非線性集成電路。

該計(jì)劃所發(fā)展的模型將能支持設(shè)計(jì)人員進(jìn)行系統(tǒng)級校驗(yàn)，也將能支持用戶根據(jù)工作情況和過程變化對設(shè)計(jì)進(jìn)行微調(diào)。

（工業(yè)和信息化部電子科學(xué)技術(shù)情報(bào)研究所  王巍）