便攜產(chǎn)品電源設計需要系統(tǒng)級思維，在開發(fā)由電池供電的設備時，諸如手機、MP3、PDA、PMP、DSC等低功耗產(chǎn)品，如果電源系統(tǒng)設計不合理，將影響到整個系統(tǒng)的架構(gòu)、產(chǎn)品的特性組合、元件的選擇、軟件的設計和功率分配。同樣，在系統(tǒng)設計中，也要從節(jié)省電池能量的角度出發(fā)多加考慮。帶有使能控制的低壓差線性穩(wěn)壓器(LDO)是不錯的選擇。

    射頻電路的電源要求

    大多數(shù)蜂窩電話基帶芯片組射頻電路需要三組電源：以滿足數(shù)字電路、模擬電路和外設接口電路的需要。基帶處理器的數(shù)字電路供電電壓的典型值為1.8V至2.6V，一般情況下，Li離子電池電壓降至3.2V-3.3V時電話將被關閉，LDO至少有500至600mV的壓差，對壓差要求不高。另外，數(shù)字電路本身對LDO的輸出噪聲和PSRR(電源抑制比)的要求也不高，只要求在輕載條件下具有極低的靜態(tài)電流。

    基帶處理器內(nèi)部模擬電路供電電壓典型值是2.4V至3.0V，壓差在200mV至600mV。要求LDO具有較高的低頻(GSM電話為217Hz)紋波抑制能力，消除由RF功率放大器產(chǎn)生的電池電壓紋波，同樣需要較低的靜態(tài)電流指標。

    RF電路的接收和發(fā)送兩部分的供電電壓典型值為2.6V至3.0V，其中低噪聲放大器(LNA)、混頻器、鎖相環(huán)(PLL)、壓控振蕩器(VCO)和中頻(IF)電路需要低噪聲、高PSRR的LDO。實際應用中，VCO、PLL電路的性能直接影響射頻電路指標，如發(fā)射頻譜的純度、接收器的選擇性、模擬收發(fā)器的噪聲、數(shù)字電路的相位誤差等。噪聲會改變振蕩器的相頻和幅頻特性，同時振蕩器環(huán)路也會進一步放大噪聲，可能對載波產(chǎn)生調(diào)制。

    LDO的噪聲和電源抑制比

    LDO是一種微功耗的低壓差線性穩(wěn)壓器，它具有極低的自有噪聲和較高的電源抑制比。線性穩(wěn)壓器的框圖如圖1所示。   

圖1線性穩(wěn)壓器框圖

    PSRR是反映輸出和輸入頻率相同的條件下，LDO輸出對輸入紋波抑制能力的交流參數(shù)。它和噪聲不同，噪聲通常是指在10Hz至100kHz頻率范圍內(nèi)的干擾。PSRR(dB)的表達式如下：

    PSRR=20log(△Vin/△Vout)(1)

 圖2線性穩(wěn)壓器輸入和輸出變化

    圖2為SGM2007在CBP="0".01mF,ILOAD="50mA"，COUT=1mF，f=10KHz時的輸出和輸入的電壓變化曲線。

    由式(1)求得PSRR=20log(△Vin/△Vout)=60(dB)，當輸入變化1V時，輸出變化1mV，可見LDO紋波抑制能力還是很強的。

 LDO的輸出噪聲受其內(nèi)部設計和外部旁路、補償電路的影響。圖1所示，導致LDO輸出噪聲的主要來源是基準源，由基準產(chǎn)生的噪聲在輸出端被放大。輸出噪聲Vn的表達式如下：

    Vn=(R1+R2)/R2×Vref(2)

    基準源旁路電容CBP可影響基準噪聲，增大旁路電容能夠使基準噪聲降低。建議使用陶瓷電容的典型值為470pF到0.01mF。旁路電容會對LDO輸出電壓上升的速度產(chǎn)生影響，旁路電容值越大，輸出電壓上升速率越慢，在使用時要注意。

    影響LDO輸出噪聲的其它因素還有：LDO內(nèi)部極點、零點和輸出極點及負載的大小。增大輸出電容的容量或減輕輸出負載有利于降低高頻輸出噪聲。圖3為旁路電容CBP對SGM2007輸出噪聲的影響。   

圖3基準旁路電容對輸出噪聲值的影響

    圖4為基準旁路電容對SGM2007PSRR影響，可見增大旁路電容會在一定頻率上提高PSRR的值。   

圖4基準旁路電容對PSRR值的影響